VIVADO開發流程(Simulation)

本篇整理一些網路文章做整理與教學講解，以xilinx vivado作為開發環境，建立一個簡單的小電路、testbench流程說明

1. Create project

首先找到vivado程式開啟後，點選Create project建立一個新專案．

Next下一個畫面會問你要新增範例或是imort檔案，這邊依照需求選擇

接著會進到選擇晶片/電路的步驟，根據你使用或目標電路搜尋、選擇

選擇電路、晶片的視窗範例

2. Create source file/add source file

• 建立好專案之後，從Flow navigator找到add source並create 空的verilog檔進行程式撰寫

• 可參考網路上的open source進行改寫

• 撰寫時，隨時參考對應的裝置，確保開發的功能符合IC SPEC

選擇左上角的add source並選擇新增source file時，會跳出的視窗

3. Simulaiton

• testbench寫法比較向一般的程式非單純電路，synthesis會出現錯誤，因此務必要進行區分

• 我個人比較喜歡將testbench跟合成電路放在自建的額外資料夾，在使用add source分別引入Design source以及simulation，此作法好處是在要複製的時候容易整包帶走，又可以在執行合成電路與模擬的動作區分

• 注意下圖中add create simulation source與一般的design source標題不同

在add sources欄位內找到simulation的選項，會跳出以上的視窗

參考右圖粉紅色區塊，可發現design 與simulation source不同

• 進行模擬前建議先進setting調整runtime，從1000ns調整至10000ns，避免測試時間太短，尚未看到自己想測試的信號。

• 選擇在Flow navigator當中的Run simulation，即可產生右圖，並檢查信號是否與規劃相同

本篇參考文獻

https://docs.amd.com/r/en-US/ug888-vivado-design-flows-overview-tutorial/

verilog 從放棄到有趣 https://ithelp.ithome.com.tw/articles/10191483